Intel、3Dダイスタッキング技術『Foveros』を発表~ロジック回路の積層化が可能に~

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インテル、3Dダイスタッキング技術『Foveros』を発表

 

インテルがロジックチップを三次元に積み上げる3Dダイスタッキング技術『Foveros』を発表

インテルが技術発表イベントのArchitecture Dayを開催。

この中でインテルは、ロジック回路を三次元方向に積み上げる3Dダイスタッキング技術「Foveros」を発表しました。

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インテルの3Dパッケージング技術『Foveros』は3階建て

今回インテルが開発した3Dダイスタッキング技術『Foveros』は3階建て構造になっており、22nmプロセスで製造されたSoCに10nmプロセスのプロセッサやGPU、さらにメモリを積み上げた製品とのこと。

22nmプロセスのAtomなど低消費電力のプロセッサと10nmプロセスの高性能プロセッサを組み合わせることで、アイドル時などに低消費電力モードに移行するなどの使い分けが可能になるとのことです。

 

 

インテルの3Dパッケージング技術『Foveros』はロジックとロジックの積層にも対応

半導体同士を積層化するパッケージング技術としては、開発コード「Fiji」で知られるAMDのHBM(High Bandwidth Memory)技術が2015年に発表されていますが、そちらはロジックとメモリを積み重ねるもの。

今回発表されたインテルの『Foveros』はロジック回路とロジック回路を積み重ねることができる点で、HBMよりも一段と進化しているといえそうです。

 

 

インテルは『Foveros』技術を搭載したプロセッサを19年中にも発売へ

インテルは『Foveros』を搭載したプロセッサを19年後半には発売開始すると発表しました。

しかし、個人的には当初の歩留まりがかなり悪化するのではないか、と見ています。(あくまでも私見です。)

 

 

 

『Foveros』は10nmプロセスを利用可能というが、歩留まりは・・・

なお、インテルにおける10nmプロセスはTSMCなどにおける7nmプロセスと同等であり、現在量産に苦慮しているものです。

インテルはただでさえ10nmのプロセッサの歩留まりが悪く、現在、非常に供給がタイトな状況になっています。

果たしてこの状況で2019年後半に新技術を導入したものが供給可能なのかどうかは、少々疑問に感じるところです。

 

 

 

実はAMDからIntelに移籍したRaja Koduri(ラジャ・コデュリ)氏が『Foveros』の開発主任

今回の発表写真を見て驚いたのが、Radeonの顔とまで言われたRaja Koduri(ラジャ・コデュリ)氏が『Foveros』の開発主任として解説をしていたこと。

つまり、AMDのHBM技術を搭載したRadeonと、インテルの『Foveros』は同じ人物の所属するユニットから生み出されたことになるわけで・・・このあたり、いろいろと知財面で大丈夫なのかと心配になりますが・・・そこらへんはアメリカ企業なのでぬかりないのでしょうか。

 

 

3次元ダイスタッキング技術『Foveros』でムーアの法則継続

とりあえず、3Dダイスタッキング技術『Foveros』により、まだまだムーアの法則は継続することが確実になりました。

これまでは2D方向の微細化が進みましたが、今後は3D方向の積層、薄膜化が進むのかもしれません。

熱処理などにおいて特殊な要素が絡んできそうですが、今回の『Foveros』はそこらへんもクリアしていますから、不可能ではないのでしょう。

とりあえず、まだまだ進化は続きます。

 

 

『Foveros』はファンレスでの提供を前提に?

なお、解説によると『Foveros』はファンレス動作も可能なくらい発熱が少なくなるもよう。

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実際のパッケージがどうなるかは実物をみないとわかりませんが、もしこれが実現できれば、タブレットなどでもかなりハイスペックな動画処理能力を持たせることが可能になりそうです。

以上。